Структурная схема, показывает связи между северным мостом, южным мостом и чипом BIOS. Северный и южный мосты соединены специальной локальной шиной Direct Media Interface, а южный мост и ROM BIOS соединены при помощи интерфейса LPC. Между северным мостом и чипом BIOS нет прямой физической связи. Поэтому любые транзакции чтения или записи от процессора к чипу BIOS сначала проходят через северный мост, затем через интерфейс DMI, далее — через южный мост и, наконец, через интерфейс LPC достигают своего конечного пункта назначения. Кроме того, любые логические операции, исполняемые севернымюжным мостами, в то время как через них проходят транзакции чтения или записи, оказывают влияние на транзакцию, направляющуюся в чип BIOS, обратите внимание, что интерфейс LPC не оказывает влияния на транзакции между южным мостом и чипом BIOS. Обычно после того, как BIOS перепрограммирует регистры северного моста, диапазон адресов 0Xf_0000-0Xf_ffff будет переназначен системной динамической памяти произвольного доступа. Адреса перераспределяются при помощи контрольного регистра DRAM северного моста, расположенного в конфигурационном регистре PCI северного моста. В технической документации на все свои чипсеты компания Intel Использует для этих регистров специальное имя — Programmable Attribute Map registers . В спецификации технических характеристик чипсета Intel 955Х Express, глава 4.1.20, страница 67 Итак, спецификация Intel 955Х Express Chipset указывает, что по умолчанию атрибуты доступа диапазона адресов Oxf_oooo-Qxf_ffff Устанавливают —
Что соответствует состоянию «DRAM Disabled». Это означает, что Гцобые транзакции чтения из этого диапазона или записи в этот направляются северным мостом к южному мосту, а не к RAM. Это называется затенением RAM чипом BIOS.
Рубрика: Женский интерес